این دوره، بخش سوم از سری جامع UVM Verification را به خود اختصاص داده و به طور عمیق به مفاهیم و اصول اساسی UVM می‌پردازد. هدف اصلی این دوره، توانمندسازی علاقه‌مندان و متخصصان حوزه طراحی سخت‌افزار است تا بتوانند با استفاده از UVM، محیط‌های تأیید کارآمد و دقیقی را طراحی کنند. با گذراندن این دوره، قادر خواهید بود تا دانش تئوری خود را به مهارت‌های عملی در زمینه UVM تبدیل کرده و در پروژه‌های واقعی Verification نقش موثری ایفا نمایید.

اهداف کلیدی آموزشی این دوره شامل:

• درک عمیق مفاهیم پایه‌ای UVM و چگونگی پیاده‌سازی آن‌ها.
• آشنایی با ساختار استاندارد یک محیط تست UVM.
• یادگیری نحوه طراحی و استفاده از کامپوننت‌های کلیدی UVM مانند Agents, Sequencers, Drivers, Receivers و Monitors.
• توانایی ایجاد یک مدل رفرنس (Reference Model) برای مقایسه با خروجی طراحی.
• درک اصول مدیریت و پیاده‌سازی Testbench و Scoreboard.
• آشنایی با مفاهیم پیشرفته‌تر مانند Configuration Objects و Factory Patterns در UVM.

محتوای این دوره به گونه‌ای طراحی شده است که پوشش جامعی از مهم‌ترین جنبه‌های UVM ارائه دهد. سرفصل‌های اصلی دوره عبارتند از:

• مقدمه‌ای بر UVM: مرور سریع بر تاریخچه، اهمیت و ساختار کلی UVM.
• معماری UVM: آشنایی با اجزای اصلی معماری UVM و نقش هر یک.
• کامپوننت‌های اصلی (Core Components):
  • Agent: نقش و نحوه ساخت Agent.
  • Sequencer: ایجاد و مدیریت توالی‌های تست.
  • Driver: هدایت سیگنال‌ها به سمت DUT (Design Under Test).
  • Monitor: جمع‌آوری داده‌ها از DUT.
  • Receiver/Scoreboard: مقایسه داده‌های جمع‌آوری شده با نتایج مورد انتظار.
• Class Structure in UVM: معرفی کلاس‌های پایه‌ای UVM و وراثت.
• Transactions: تعریف و مدیریت داده‌های انتقالی بین کامپوننت‌ها.
• Configuration Mechanism: نحوه پیکربندی کامپوننت‌های UVM.
• Factory Overriding: انعطاف‌پذیری در ایجاد و جایگزینی کامپوننت‌ها.
• Functional Coverage: مقدمه‌ای بر جمع‌آوری پوشش عملکردی.
• Assertions: استفاده از SVA (SystemVerilog Assertions) در محیط UVM.
• Deep Dive into Sequences: الگوهای پیشرفته برای ایجاد توالی‌های پیچیده.
• Reference Models: طراحی مدل‌های رفرنس برای اعتبارسنجی.
• Assertions in UVM: ادغام Assertions با محیط UVM.
• Practical Examples and Case Studies: بررسی مثال‌های کاربردی برای درک بهتر مفاهیم.

برای بهره‌مندی حداکثری از این دوره، آشنایی با مفاهیم پایه طراحی سخت‌افزار دیجیتال و زبان برنامه‌نویسی SystemVerilog امری ضروری است. پیش‌نیازهای پیشنهادی عبارتند از:

• آشنایی با مفاهیم Verilog/VHDL.
• تسلط نسبی بر زبان برنامه‌نویسی SystemVerilog (شامل مفاهیم OOP مانند کلاس‌ها، ارث‌بری، پلی‌مورفیسم).
• دانش اولیه در مورد فرآیند Verification سخت‌افزار.
• آشنایی با مفاهیم پایه‌ای نرم‌افزار در حد درک منطق برنامه‌نویسی.

بدون داشتن پیش‌زمینه‌ی کافی در SystemVerilog، ممکن است درک کامل مفاهیم پیشرفته UVM که بر پایه این زبان بنا شده‌اند، دشوار باشد.

این دوره برای طیف وسیعی از متخصصان و دانشجویان در حوزه طراحی و Verification سخت‌افزار طراحی شده است:

• مهندسان Verification که به دنبال ارتقاء مهارت‌های خود در استفاده از متدولوژی‌های استاندارد صنعتی هستند.
• مهندسان FPGA که نیاز به درک و پیاده‌سازی روش‌های مؤثر برای تست طرح‌های خود دارند.
• طراحان سخت‌افزار که می‌خواهند فرآیند Verification را بهتر درک کرده و با طراحان Verification همکاری مؤثرتری داشته باشند.
• دانشجویان رشته‌های مهندسی برق، کامپیوتر و رشته‌های مرتبط که علاقه‌مند به ورود به حوزه طراحی و Verification سیستم‌های دیجیتال هستند.
• هر فردی که مسئولیت حصول اطمینان از صحت و عملکرد صحیح مدارات دیجیتال را بر عهده دارد.

دسترسی به این دوره آموزشی به صورت دانلودی، مزایای قابل توجهی را برای یادگیرندگان به همراه دارد:

• یادگیری در زمان دلخواه: شما می‌توانید در هر زمان و مکانی که برایتان مناسب است، به محتوای دوره دسترسی داشته باشید و به مطالعه بپردازید، بدون آنکه محدود به زمان‌بندی کلاس‌های آنلاین باشید.
• دسترسی همیشگی و آفلاین: پس از دانلود، دوره به طور کامل در اختیار شما خواهد بود. این به شما امکان می‌دهد تا بدون نیاز به اتصال اینترنت، مطالب را مرور کرده و حتی در مواقعی که دسترسی به شبکه‌ ضعیف یا غیرممکن است، به یادگیری ادامه دهید.
• سرعت یادگیری شخصی‌سازی شده: با دانلود دوره، می‌توانید سرعت پخش ویدئوها را تنظیم کنید، بخش‌های مورد نیاز را تکرار کرده یا مفاهیم پیچیده را با دقت بیشتری مطالعه نمایید. این انعطاف‌پذیری، یادگیری را متناسب با سبک و سرعت یادگیری هر فرد می‌کند.
• مرور و یادآوری آسان: هر زمان که نیاز به مرور مفاهیم یا یادآوری نکات مهم داشتید، تنها با چند کلیک به تمامی محتوای دوره دسترسی خواهید داشت. این امر برای آمادگی در پروژه‌ها یا مصاحبه‌های شغلی بسیار مفید است.
• یک سرمایه‌گذاری آموزشی: دسترسی دائمی به این دوره، آن را به یک منبع آموزشی ارزشمند تبدیل می‌کند که می‌توانید بارها و بارها به آن مراجعه کرده و دانش خود را به‌روز نگه دارید.

پس از تکمیل این دوره، شما قادر خواهید بود تا:

• با اطمینان یک محیط تست UVM استاندارد و ماژولار را طراحی و پیاده‌سازی کنید.
• به طور مؤثر از کامپوننت‌های کلیدی UVM برای ایجاد یک سیستم Verification جامع استفاده کنید.
• توالی‌های تست پیچیده و متنوعی را برای پوشش دادن سناریوهای مختلف طراحی نمایید.
• نتایج تست را به دقت جمع‌آوری، تحلیل و با مدل رفرنس مقایسه کنید.
• از قابلیت‌های پیشرفته UVM مانند Factory Overriding برای انعطاف‌پذیری بیشتر در طراحی محیط تست بهره ببرید.
• مفاهیم اساسی در مورد پوشش عملکردی و نحوه ادغام آن با فرآیند Verification را درک کنید.
• نحوه استفاده از Assertions در UVM را برای تضمین صحت طراحی فرا بگیرید.
• مهارت‌های خود را در زمینه Verification سخت‌افزار به سطحی حرفه‌ای ارتقا دهید و برای چالش‌های واقعی آماده شوید.

این دوره، پله‌ای محکم برای تسلط بر UVM و ورود به دنیای پیشرفته Verification سخت‌افزار محسوب می‌شود.